4.2. COMPUERTA NAND DE 3 ENTRADAS
4.2.1. CIRCUITO ELECTRICO
Una compuerta NAND de 3 entradas se puede describir mediante el circuito eléctrico de la figura 4.13
Para analizar el circuito partimos de que el interruptor abierto es un BAJO (“0” lógico) y que el interruptor cerrado es un ALTO (“1” lógico). Lámpara apagada es un BAJO (“0” lógico) y lámpara encendida es un ALTO (“1” lógico).
Se puede deducir que la lámpara no enciende
(“0” lógico) sólo cuando los tres interruptores están cerrados (“1” lógico).
Con cualquier interruptor que este abierto (“0” lógico) la lámpara sí encenderá
(“1” lógico).
Figura 4.13 Compuerta NAND de 3 entradas con componentes eléctricos
4.2.2. COMPUERTA NAND DE 3 ENTRADAS A TRANSISTORES
Un circuito electrónico con transistores bipolares que cumple a cabalidad con la implementación de una compuerta NAND de 3 entradas se muestra en la figura 4.14
Al tener 3 entradas una compuerta, se
presentan 8 posibles combinaciones entre sus entradas la cual detallaremos en
su tabla de verdad.
Figura 4.14 Compuerta NAND de 3 entradas con transistores
4.2.3. OSCILOGRAMAS DE LA COMPUERTA NAND DE 3 ENTRADAS
En la figura 4.15. se han dibujado los niveles aplicados a las entradas A, B y C, y el obtenido a la salida Y de un circuito lógico, como la que se ha dibujado en la figura 4.14
Entre 0 y 50ns, se aplican los niveles de voltaje: A = BAJO, B = BAJO y C = BAJO. Obteniéndose a la salida, Y = ALTO.
Entre 50 y 100ns, se aplican los niveles de voltaje: A = ALTO, B = BAJO y C = BAJO. Obteniéndose a la salida, Y = ALTO.
Entre 100 y 150ns, se aplican los niveles de voltaje: A = BAJO, B = ALTO y C = BAJO. Obteniéndose a la salida, Y = ALTO.
Entre 150 y 200ns, se aplican los niveles de voltaje: A = ALTO, B = ALTO y C = BAJO. Obteniéndose a la salida, Y = ALTO.
Entre 200 y 250ns, se aplican los niveles de voltaje: A = BAJO, B = BAJO y C = ALTO. Obteniéndose a la salida, Y = ALTO.
Entre 250 y 300ns, se aplican los niveles de voltaje: A = ALTO, B = BAJO y C = ALTO. Obteniéndose a la salida, Y = ALTO.
Entre 300 y 350ns, se aplican los niveles de voltaje: A = BAJO, B = ALTO y C = ALTO. Obteniéndose a la salida, Y = ALTO.
Entre 350 y 400ns, se aplican los niveles de voltaje: A = ALTO, B = ALTO y C = ALTO. Obteniéndose a la salida, Y = BAJO.
Figura 4.14 Oscilograma de la compuerta NAND de 3 entradas
4.2.4. SÍMBOLO DE LA COMPUERTA NAND DE 3 ENTRADAS
El símbolo de la compuerta NAND de 3
entradas viene representado en la figura 4.15.
Figura 4.15 Símbolo de la compuerta NAND de 3 entradas
4.2.5. TABLA DE VERDAD DE LA COMPUERTA NAND DE 3 ENTRADAS
En primer lugar, y como ya se habrá observado, la tabla de verdad de la compuerta NAND de 3 entradas de tres entradas debe contener un total de ocho filas, correspondientes a los ocho casos posibles, por medio de los cuales se puede llegar de modo diferente a la obtención del valor del nivel de la salida
|
Entradas |
Salida |
||
|
C |
B |
A |
Y |
|
0 |
0 |
0 |
1 |
|
0 |
0 |
1 |
1 |
|
0 |
1 |
0 |
1 |
|
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
1 |
|
1 |
0 |
1 |
1 |
|
1 |
1 |
0 |
1 |
|
1 |
1 |
1 |
0 |
Figura 4.16 Tabla de verdad de la compuerta NAND de 3 entradas
La tabla de verdad nos muestra que con cualquier “0” que exista en una de las entradas, la salida nos proporcionará un “1”. Solo existe “0” en la salida cuando todas las entradas estén en “1”.
4.2.6. FÓRMULA DE LA COMPUERTA NAND DE 3 ENTRADAS
De la tabla de verdad de la figura 4.16, se ve claramente que se puede aplicar la lógica inversa de la operación producto a todas las líneas de la tabla, por lo que diremos que la fórmula de esta compuerta es, para lógica positiva:
4.2.7. COMPUERTA NAND DE 3 ENTRADAS CON CIRCUITOS INTEGRADOS
En este apartado se describirán los circuitos integrados que contienen compuertas lógicas NAND de 3 entradas.
4.2.7.1. CIRCUITO INTEGRADO TTL 74LS10
A medida que aumenta el número de entradas en una compuerta lógica, se reduce el número de compuertas internas que puede contener un circuito integrado.
En la figura 4.17 podemos apreciar una cápsula del tipo DIL 14, es decir, que tiene 14 pines y que en su interior tiene integradas tres compuertas NAND de tres entradas cada una. Estas compuertas son similares a las descritas, transistorizadas, en la figura 4.14.
Los 0 voltios (GND), de todos los circuitos se proporcionan a través del pin 7, mientras que los 5 voltios (VCC) se conectan al pin 14. Las entradas de las tres compuertas AND son: 1, 2 y 13; 4 , 5 y 6; 9, 10 y 1, y las salidas respectivas: 12, 6 y 8.
Figura 4.17 Distribución de pines del circuito integrado 74LS10
La figura 4.18 muestra la
simulación de la compuerta NAND de 3 entradas TTL en el software PROTEUS 8.13.
Figura 4.18. Circuito TTL para comprobar la compuerta NAND de 3 entradas
4.2.7.2. CIRCUITO INTEGRADO CMOS 4023
La figura 4.19 muestra el pinout del circuito integrado CMOS 4023
Los 0 voltios (GND), de todos los circuitos se proporcionan a través del pin 7, mientras que los 15 voltios (VDD) se conectan al pin 14. Las entradas de las tres compuertas AND son: 1, 2 y 8; 3 , 4 y 5; 11, 12 y 13, y las salidas respectivas: 9, 6 y 10.
Figura 4.19 Distribución de pines del circuito integrado 4023
La figura 4.20 muestra la
simulación de la compuerta NAND de 3 entradas CMOS en el software PROTEUS 8.13.
Figura 4.20. Circuito CMOS para comprobar la compuerta NAND de 3 entradas
4.2.8. IMPLEMENTACIÓN DE UNA COMPUERTA NAND DE 3 ENTRADAS CON COMPUERTAS NAND DE 2 ENTRADAS
En algunas ocasiones no se encuentran en el comercio circuitos integrados con compuertas lógicas de más de dos entradas. Se hace entonces necesario implementar las compuertas de tres entradas colocando compuertas de dos entradas en serie, tal como se muestra en la figura 4.21
Figura 4.21. Compuerta NAND de 3 entradas implementada con compuertas NAND de 2 entradas
El análisis de este circuito lo podemos realizar mediante una tabla de verdad. Se realiza primero la salida parcial entre las entradas C y B, y luego se realiza la salida total Y entre la salida parcial C.B y la entrada A.
Se puede apreciar que la salida total Y es idéntica a la de la tabla de verdad de la figura 4.16
|
Entradas |
Salidas |
||||
|
C |
B |
A |
(C.B)' |
((C.B)')' |
Y |
|
0 |
0 |
0 |
1 |
0 |
1 |
|
0 |
0 |
1 |
1 |
0 |
1 |
|
0 |
1 |
0 |
1 |
0 |
1 |
|
0 |
1 |
1 |
1 |
0 |
1 |
|
1 |
0 |
0 |
1 |
0 |
1 |
|
1 |
0 |
1 |
1 |
0 |
1 |
|
1 |
1 |
0 |
0 |
1 |
1 |
|
1 |
1 |
1 |
0 |
1 |
0 |
Figura 4.22 Tabla de verdad de la figura 4.21
4.2.9. MONTAJE EN PROTOBOARD DE UNA COMPUERTA NAND
Figura 4.23. Compuerta NAND de 3 entradas en Protoboard
